SystemVerilogによるモデリングと論理合成

ハードウェア記述言語による回路設計の基礎

共立出版
篠塚一也

• 価格: 5,060円（本体4,600円＋税）
• 発行年月: 2026年01月
• 判型: Ｂ５
• ISBN: 9784320125926

内容情報

[日販商品データベースより]

今日では、ハードウェア記述言語はハードウェア設計・検証に欠かせない手段となっています。本書は、ハードウェア記述言語としてSystemVerilogを採用し回路設計をするために必要な基礎知識と基礎技術を解説しています。

基礎知識には、論理回路をハードウェア記述言語で表現する知識およびハードウェア記述言語で表現された記述を論理回路に合成する知識が含まれます。また、基礎技術には、記述表現から合成された回路構成を最適化する手法が含まれます。これらの基礎知識と技術を養う事によりハードウェア記述言語による回路設計を効果的に行えるようになります。

その他、従来では思いもよらなかった斬新な記述法も紹介しています。例えば、変数aがlogic [7:0]と宣言されているとすると、 a ＞＞ 1 という演算の代わりにa[7:1]を指定できます。あるいは、2のN乗（Nは定数）の操作は 1 ＜＜ N と書かれますが、この記法では定数1の精度に依存するためNはその精度以上にはなりえません。しかし、SystemVerilogでは{1’b1,N{1’b0}}とも書けます。この記法ではシフト後も上位の桁を失いません。このように、SystemVerilogの基本的な機能を正確に理解し応用する事により従来では成し得なかった機能表現が可能になります。総じて、本書はSystemVerilogによる新時代の設計手法の基礎知識を提供します。