Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇによる検証の基礎

森北出版
篠塚一也　

• 価格: 7,480円（本体6,800円＋税）
• 発行年月: 2020年01月
• 判型: Ａ５
• ISBN: 9784627851719

内容情報

[BOOKデータベースより]

ＳｙｓｔｅｍＶｅｒｉｌｏｇによる検証技術を、基礎から応用まで幅広く、丁寧に解説。多数のソースコードとシミュレーション例を通して、実践的な知識が身につく１冊。

第１章　概要
第２章　ＳｙｓｔｅｍＶｅｒｉｌｏｇに関する予備知識
第３章　ランダムスティミュラスの生成
第４章　ファンクショナルカバレッジ
第５章　アサーション
第６章　ＵＶＭ
第７章　補足

[日販商品データベースより]

SystemVerilogによるハードウェア検証技術を詳説！

検証に必要なSystemVerilogの基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらにはUVMを利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の1冊。